Mentor Graphics ModelSim

Mentor Graphics ModelSim简介

ModelSim 2020是一款支持混合语言仿真的仿真设计软件。有了ModelSim，你可以模拟用VHDL、C、Velog和Velog编写的设计。尽管设计单元必须是一种语言类型，但是任何设计单元都可以从另一种语言实例化其他设计单元，并且设计层次结构中的任何实例都可以是另一种语言的设计单元。没有限制，另外ModelSim支持C和Velog之间的流程接口，所以你可以在流程层面在这些语言之间调用，支持优化混合设计、模拟器分辨率限制和运行时建模语言！

Mentor Graphics ModelSim 软件特色

1、统一的混合语言模拟引擎，简单易用且可以

2.I ative支持的Velog，Velog的设计，以及VHDL和c对复杂设计环境的有效验证。

3.快速调试时间和易于使用的多语言调试环境

4.高级代码覆盖率和分析工具可以快速缩短覆盖率。

5.提供交互调试和仿真后调试，可以使用相同的调试环境。

6.强大的波形比较功能，可以轻松分析差异和误差。

7.统一的覆盖数据库，具有完整的交互和HTML报告处理功能，可以了解和调试整个项目的覆盖情况。

8.将高密度脂蛋白设计者和高密度脂蛋白作者结合起来，实现完整的设计创建、项目管理和可视化功能。

Mentor Graphics ModelSim 安装方法

1.打开modelsim-win-2020.4-se.exe软件的直接安装，然后单击下一步。

2.提示软件的安装地址C:modeltech_2020.4

3.提示软件安装协议的内容，然后单击下一步。

4.提示软件安装进度条，等待主程序安装。

5.弹出窗口提示您将Modelsim可执行目录添加到路径中？这对于从DO框运行批处理编译和模拟非常有用。您可以单击是。

6.弹出安装Key Dver，点击否

7.提示安装完成，然后单击完成。

Mentor Graphics ModelSim 破解方法

1.打开补丁，提取里面破解的文件，将MentorKG.exe和patch_dll.bat复制到软件安装地址C:modeltech_2020.4win。

2.双击patch_dll.bat并等待一会儿。许可证文件license。TXT会弹出来保存。

3.在驱动器C中创建一个flexlm文件夹，并复制许可证。TXT到这个文件夹保存。

4.单击此电脑-类别-高级系统设置添加可变内容。

5.创建新的系统变量。

LM_LICENSE_FILE

C:flexlmLICENSE。文本文件（textfile）

6.打开crack1文件夹，将win文件夹中的mgcld.exe和mgls.dll复制到安装目录中进行替换。

7.如图所示，可以通过替换目标文件来激活它。

8、启动软件可以正常使用。

Mentor Graphics ModelSim 使用说明

基本混合语言流

使用ModelSim模拟混合语言设计包括几个基本步骤。您对流程中的每个步骤所做的工作取决于您的设计单元是用哪种语言编写的，以及它们在设计层次结构中的位置。

用vcom或vlog命令编译HDL源代码。按照编译顺序规则编译设计中的所有模块。

用sccom命令编译C C ++源代码。

对于带有高密度脂蛋白实例的C设计-为所有Velog/Velog和VHDL实例创建C外部模块声明。有关此声明的更多信息，请参考C外部模块(Velog)声明或C外部模块(VHDL)声明。

对于带有C实例的Velog/Velog/VHDL设计——使用SC_MODULE_EXPORT宏导出所有将被其他语言直接实例化的C实例。实例化导出的C模块，就像任何Velog/Velog/VHDL模块或设计单元一样。

对于带有Velog实例的VHDL——在编译Velog模块的过程中不要使用vlog -nodebug =端口，因为VHDL无法访问该端口。

关于将Velog设计单元绑定到VHDL或Velog设计单元，请参见“混合语言设计中的Velog绑定构造”。在编译单元范围内使用绑定时，请在vlog命令中使用-cuname参数(请参见编译单元范围内的单独绑定)。

关于将Velog设计单元绑定到VHDL或Velog设计单元或C模块，请参考“混合语言设计中的Velog绑定构造”。在编译单元范围内使用绑定时，请在vlog命令中使用-cuname参数(请参见编译单元范围内的单独绑定)。

对于包含C的设计，使用sccom -link链接设计中的所有对象。

使用vopt命令详细设计和优化您的设计。请参见优化混合设计。

使用vsim命令模拟设计。

运行并调试设计。

具有通用设计库的不同编译器

根据设计单元的语言，在混合语言设计上运行模拟之前，您需要使用适当的编译命令。

VHDL源代码是使用vcom命令编译的。ModelSim将生成的编译设计单元(实体、架构、配置和包)存储在工作库中。

Velog/Velog源代码是使用vlog命令编译的。ModelSim将结果设计单元(模块和UDP)存储在工作库中。

使用sccom命令编译C/C ++源代码。ModelSim将生成的目标代码编译到工作库中。

如果设计单元名称不重叠(VHDL设计单元名称更改为小写)，设计库可以存储来自任何支持语言的设计单元的任何组合。有关库管理的更多信息，请参考设计库。

区分大小写

请注意，VHDL和Velog遵循不同的区分大小写规则。

VHDL不区分大小写。例如，对于同一个信号或变量，clk和CLK被视为同名。

Velog(和Velog)区分大小写。例如，clk和CLK被认为是不同的名称，可以应用于不同的信号或变量。

警告:

VHDL是不区分大小写的，所以当你运行vcom-mixed vvh来编译要在Velog或Velog中使用的VHDL包时，它会无声地将包中的所有名称转换为小写(例如，intecesstage变成intecesstage)。Velog和Velog是区分大小写的，所以当你运行vlog编译器的时候，它会在编译好的VHDL包中寻找intecesstage，但是找不到，因为和intecesstage不匹配(这是vcom -mixedsvvh生成的)。

这意味着你在Velog源代码中必须用小写写的一切都是用VHDL包写的，不管VHDL源代码中使用的是大写还是小写。

分层引用

ModelSim支持IEEE 1076-2008标准“外部名称”语法，使您能够从VHDL到VHDL进行分层引用。目前，这些引用可以跨越Velog边界，但它们必须以VHDL开始和结束。

注意:

外部名称的目标必须是一个VHDL对象。VHDL外部名称声明的位置必须在VHDL中，但实际路径可以在任何地方开始。这仅适用于绝对路径名，因为相对路径名从出现外部名称的封闭并发作用域开始。

混合语言设计中的访问限制

在混合语言设计中，不能直接读取或更改带有层次引用的C对象。此外，如果有插入的C块，则不能在层次结构的顶部或底部直接访问Velog/Velog对象。

若要访问被阻止的C对象，请通过层次结构中所有设计单元的端口传播该值，或者使用控制/观察功能。您可以使用sc_signal的以下成员函数之一来控制和观察设计中的分层信号:

contl _ foreign _ signal()

watch_foreign_signal()

模拟器分辨率极限

在只有一个顶层设计单元的混合语言设计中，顶层设计单元的模拟时间分辨率适用于整个设计。

如果混合设计的根是VHDL，使用VHDL仿真器解析规则(关于VHDL的详细信息，请参考VHDL仿真器解析限制)。如果混合设计的根是Velog或Velog，则使用Velog规则(有关详细信息，请参见模拟器分辨率限制(Velog))。

如果根是C，则使用C规则(详见C时间单位和模拟器分辨率)。

在具有多个top的混合语言设计的情况下，使用以下算法:

如果存在VHDL或C模块，将忽略Velog分辨率。如果Velog分辨率优于所选分辨率，将发出错误消息。

如果存在VHDL模块，将忽略Velog分辨率。如果Velog分辨率优于所选分辨率，将发出错误消息。

如果VHDL和C同时存在，则根据首先设计的设计单元选择分辨率。示例:

vsim sc_top vhdl_top -do vsim.do

在这种情况下，将选择C分辨率(默认值为1 ns)。

vsim vhdl_top sc_top -do vsim.do

在这种情况下，将选择VHDL分辨率。

如果使用-t选项调用vsim，源文件中指定的所有分辨率都将被忽略。设置后，它将覆盖所有其他分辨率。

运行时建模语义

ModelSim模拟器满足所有相关语言参考手册的要求，适用于多种语言设计的每一种语言。

为了满足这一要求，模拟迭代(即增量循环)中的操作顺序如下:

运行c进程

更新信号

运行高密度脂蛋白过程

上面的调度语义需要同时满足C和HDL LRM。也就是说，由C原语通道中的事件触发的所有进程都应该在下一个增量开始时唤醒。由高密度脂蛋白信号上的事件触发的所有进程应该在当前增量结束时唤醒。

以上调度语义是满足HDL LRM所需要的。由高密度脂蛋白信号上的事件触发的所有进程应该在当前增量结束时唤醒。

对于跨越语言边界的信号链，这意味着C端的进程比HDL端的进程唤醒的时间晚一个增量。因此，在这些过程之间会引入偏斜增量。但是，如果进程相互通信，它仍然会导致正确的系统行为。