Synopsys Synplify P-2019.03-SP1破解版

Synopsys Synplify P-2019.03-SP1简介

Synopsys Synplify P是一款专门为FPGA现场可编程门阵列和CPLD复杂可编程逻辑器件设计的综合工具。用户可以通过该软件编辑设备通讯、电路、控制系统、PLC等内容，对设计CPLD器件很有帮助。该软件提供了多种设计模块。您可以使用自上而下或自下而上的分层项目管理(HPM)流程来开发分层设计，也可以使用自上而下或自下而上的合成或两者的组合来合成这些设计。您可以通过导出块来创建分层子项目，通过导出实例来创建分层子项目，使用多个实例和参数化模块，软件提供了两个主要的设计工具，即Synplify P和Synplify Premier。Synplify Premier工具支持基于实例的子项目。从一个实例创建的子项目是唯一的，与任何其他实例都不相关。所有子项目设置仅适用于指定的实例。您可以为这些子项目分配资源和设置时间预算。Synplify P和Synplify Premier工具支持基于块的子项目。与基于实例的子项目不同，对基于块的子项目所做的任何更改都将影响块的所有实例。你不能制定时间预算或资源。

Synopsys Synplify P-2019.03-SP1软件功能

Synplify P综合软件

Synfyp FPGA集成软件是高能耗、高性价比的FPGA设计事实上的行业标准。其独特的行为提取合成技术(B.E.S.T .)算法在将HDL代码合成到特定的FPGA逻辑之前执行高级优化。这种方法可以在整个FPGA上进行出色的优化，运行时间快，能够处理超大型设计。该软件支持最新的VHDL和Velog语言结构，包括Velog和VHDL2008。该工具与技术无关，可以通过单个设计项目在FPGA器件和供应商之间快速轻松地重新定位。

Synplify Premier综合软件

Synplify Premier函数是Synplify P工具的超集，它提供了最终的FPGA实现和调试环境。它包含了一整套面向高级FPGA设计人员的工具和技术，也是基于单个FPGA原型的ASIC原型开发人员的综合引擎。

Synplify Premier产品为单个FPGA的FPGA设计人员和ASIC原型开发人员提供了最有效的设计、实现和调试方法。在设计和实现方面，包括时序收敛、逻辑验证、IP使用、ASIC兼容性和DSP实现功能，以及与FPGA供应商后端工具的紧密集成。在调试方面，它提供了FPGA的系统内验证，从而大大加快了调试过程，并且它还包含了一种快速、增量的方法来发现难以解决的设计问题。

Synplify Premier产品为FPGA设计人员和ASIC原型开发人员提供了基于单个FPGA原型的最有效的设计、实现和调试方法。Synplify Premier软件提供了FPGA系统内验证，大大加快了调试过程，为发现设计难点问题提供了一种快速、增量的方法。SynfyPremier工具仅支持以下功能:

设计(可选)

设计软件支持

分布式处理

统一电源格式(UPF)

识别工具集

识别工具集允许你调试运行的现场可编程门阵列直接在高密度脂蛋白源代码。与模拟中一样，识别软件用于在硬件中验证您的设计，但它更快，并且在系统中具有激励作用。设计人员和验证工程师可以用他们熟悉的HDL图形浏览设计，并直接调试信号，如探针或采样触发器。合成后，结果可以嵌入到HDL源代码或波形中。使用增量布局和路线可以快速执行设计迭代。识别软件与合成和路由工具紧密集成，以创建无缝的开发环境。

同步模型编译器

syn虚假模型编译器是一种基于语言和模型的高级综合技术，它可以提供一种从算法概念到芯片的有效途径。设计人员可以从数学语言和IP模型库中构建高级算法模型，并使用syn虚假模型编译器引擎全面优化HDL实现，从而探索FPGA和ASIC架构，设计快速原型。此外，Symphony模型编译器还生成高能C模型，用于虚拟平台中的系统验证和早期软件开发。该产品的主要功能包括:

MATLAB语言综合

自动定点转换工具

合成定点高级知识产权模型库

高级综合优化和改造

集成FPGA和ASIC设计流程

高密度脂蛋白测试平台生成

用于软件开发和系统验证的模型生成

快速原型

认证和识别产品与HAPS和芯片信息技术硬件工具紧密集成。

认证产品

认证软件是ASIC设计人员使用基于FPGA的原型来验证其设计的领先实现和分区工具。该工具为将大型专用集成电路设计划分为多FPGA原型板提供了一种快速简单的方法。的强大功能使工具很容易适应现有的设备流程，因此可以加快验证过程，并有助于缩短上市时间。主要功能包括:

图形用户界面流程指南

手动分区

Synopsys设计约束支持时序管理。

多核并行处理支持可以加快运行时间。

支持最新的FPGA器件

行业标准Synplify Premier全面支持

与HAPS板兼容，包括高速时分复用

Synopsys Synplify P-2019.03-SP1软件特色

1.快速运行时间和增量功能，可以在最快的时间内实现结果。

2.可以派遣的具有最佳质量结果(结果质量)的行业。

3.从逻辑到最小化降低了成本和功耗

4.从单个RTL源提供多个目标的现场可编程门阵列

5.高密度脂蛋白分析仪原理受众对快速调试和调整的限制

6.通过比较F能量和来自ECC内存的推断，减少SEU(包括重复TMR)的自动化。

7.支持第三方FPGA

8.能够直接在RTL代码中作为现场可编程门阵列进行调试

9.数字信号处理器与合成模型编译器实现算法的集成

10.降低动态功耗的分析工具。

1.支持基于原型的FPGA，包括门和时钟转换生成。

12.Synopsys支持的积木式设计软件的数量和设计软件的核心，以确保与当前的专用集成电路兼容

13.设计是分布式和并行的，用于开发和自顶向下/自底向上或流的组合。

14.自动化和定制化，包括Tcl手工和搜索流程

Synopsys Synplify P-2019.03-SP1安装方法

1.打开fpga_vP-2019.03-SP1_win.exe，开始安装。

2.输入13131作为站点标识，输入1212312312作为联系人。

3.提示软件安装协议的内容，然后单击下一步。

4.软件安装地址c:Synopsysfpga_P-2019.03-SP1

5.提示快捷名称synoplify synoplify FPGA设计

6.单击接受，下一步>；您可以开始安装。

7.显示软件安装进度条，等待安装完成。

8.提示安装完成，然后单击“完成”完成安装。

Synopsys Synplify P-2019.03-SP1破解说明

1.打开crack文件夹，在其中安装scl_v2018.06-SP1_windows.exe，右键单击管理员即可开始安装。

2.提示安装引导界面，继续点击下一步，不要修改任何设置。

3.默认安装地址C:SynopsysSCL18.06-SP1。如果修改主程序的安装地址，这里的地址也会被修改。

4.运行LicGen.exe文件，单击“打开”，选择并打开显示的Synopsys.lpd文件，并从“选择主机标识”部分选择“以太网以太网”选项。

4.打开文件夹C: Synopsys SCL 2018.06-SP1 Win32 bin(安装的SCL版本可能不一样，只需转到C: Synopsys SCL，根据你的版本继续剩下的工作)，按住Shift键，右键单击snpslmd.exe文件，选择“复制为路径”。

5.再次转到Crack文件夹，用记事本打开Synopsys.src文件，删除第一行开头的#符号，选择短语home/EDA/synopsys/SCL _ v 2018.06/Linux/bin/SNP slmd/，右键点击粘贴。删除短语开头和结尾的“”符号(第一行应该如下:daemon snpslmd c: synopsys SCL 2018.06-SP1 win32 bin snpslmd.exe)

6.从“编辑”菜单中，选择“替换”，在“查找内容”字段中输入短语-2020，在“替换为”字段中输入-2030，然后单击“全部替换”(文件中的期间是否更改为2030年12月30日)。保存并关闭文件。

7.运行scl_keygen.exe文件，在NOTICE()部分输入您的用户名，而不是Student @ eetop，在EXPIRE部分将句点更改为2030-dec-2030，并在HOST Name部分输入以下内容的全名:您的计算机。(要查找此名称，您可以转到这台电脑，右键单击空白处，然后单击“属”)

8.在步骤3中打开的FlexLm许可证生成器窗口中，在选择主机标识部分，选择自定义选项，选择并复制显示在其前面的短语，关闭此窗口，然后返回到Synopsys许可证生成器。窗口(您在上一步中打开的窗口)，并用主机标识守护程序替换复制的短语。

9.单击生成，等待文本显示在许可证部分，然后关闭此窗口。

10.从crack文件夹中复制Synopsys.dat和fix.bat文件，在驱动器C的根目录下创建一个名为temp的文件夹，并将这些文件复制到那里。

1.在“以管理员身份运行”模式下运行d，输入命令“CD c: temp”(不带)，回车，输入命令“fix.bat Synopsys.dat”，回车等待作业完成并关闭d。

12.从temp文件夹复制Synopsys.dat文件，并将其复制到c: synopsys SCL 2018.06-SP1。

13.再次转到Crack文件夹，复制四个文件pubkey_vefy、pubkey_vefy.exe、synopsys_checksum、synopsys_checksum.exe，并将其粘贴到以下目录中:

C: synopsys SCL 2018.06-SP1

C: synopsys fpga_P-2019.03-SP1

14.在“以管理员身份运行”模式下再次运行D，输入命令“CD C: synopsys FPGA _ P-2019.03-SP1”，按回车键，运行两个命令“pubkey_vefy.exe -y”和“synopsys_checksum.exe -y”，等待。输入命令“光盘C: synopsys SCL 2018.06-SP1”并输入。再次输入两个命令“pubkey_vefy.exe -y”和“synopsys_checksum.exe -y”，输入并等待工作完成。关闭d

15.转到c: synopsys SCL 2018.06-SP1 win32 bin并打开lmtools.exe。“LMTOOLS忽略许可文件路径的环境变量”选项，转到“配置服务”选项卡，在服务名称处输入Synopsys。

16.在lmgrd的路径部分，单击浏览选项并选择lmgrd.exe文件。在许可证文件的路径部分，单击浏览选项，转到C: synopsys SCL 2018.06-SP1，单击“许可证文件(*。Lic)"在窗口的右下角，单击许可证文件(*。Dat)，并选择和打开显示的Synopsys.dat文件。在& # 8220；调试日志文件的路径& # 8221；，而不是C: pgramdata FNP _ dir，替换为C: synopsys SCL 2018.06-SP1(应该如下:C: synopsys SCL 2018.06-SP1 debug . log)

17.选择“使用服务并在启动时启动”选项，单击“保存服务”(单击“是”和“确定”)，转到“启动/停止/重新读取”选项卡，选择“强制关机”选项，然后单击“停止单击”。等待作业完成，单击开始，然后单击重新读取许可证文件。

18.转到这台电脑，右键单击空白处，单击属，单击高级系统设置，然后单击环境变量。在用户变量和系统变量中，单击新建，在名称位置输入SNPSLMD_LICENSE_FILE，在值位置输入27000 @ Comr_Name，其中计算机名应该替换Comr_Name。单击确定。

19.从“开始”菜单中，搜索服务并将其打开。找到Synopsys服务，右键单击它，将启动类型选项设置为自动，并在恢复选项卡中将故障计数重置为1000后更改该值。返回常规选项卡，单击停止，然后单击确定。

20.转到c: synopsys SCL 2018.06-SP1 win32 bin并打开lmtools.exe。转到“开始/停止/重读”选项卡，选择“强制关闭”选项，然后单击“停止”。等待作业完成，单击开始，单击重新读取许可证文件并关闭工具。

1.转到c: synopsys SCL 2018.06-SP1，用记事本打开Synopsys.dat文件，删除该行中的短语(可能)第8行(守护进程SNPs lmd c: synopsys SCL 2018.06-SP1 win32 clear bin SNS保存并关闭文件

22.转到c: synopsys SCL 2018.06-SP1 win32 bin并打开lmtools.exe。转到“开始/停止/重读”选项卡，选择“强制关闭”选项，然后单击“停止”。等待工作完成。单击开始。

23.运行任务管理器，在backgnd流程部分找到Flexera Software LLC(32位)项，右键单击并单击end task关闭任务管理器。

24.返回lmtools并单击开始。转到配置服务选项卡，单击查看博客，然后单击关闭博客。转到开始/停止/重新读取选项卡，然后单击重新读取许可证文件。

25.现在运行任何FPGA软件并享受它(请注意，您可能会在启动时遇到“许可证选择窗口”，只需选择您喜欢的许可证)

Synopsys Synplify P-2019.03-SP1使用说明

综合逻辑设计流程

Synopsys FPGA工具通过首先将源代码编译成与技术无关的逻辑结构，优化逻辑并将其映射到技术特定的资源来合成逻辑。逻辑综合后，工具会生成供应商特定的网表和约束文件，可以作为工具的布局和布线(P & R)输入。

下图显示了逻辑合成的阶段和工具，以及一些主要的输入和输出。灰色交互式时序分析步骤是可选的。虽然这个过程将供应商约束文件显示为P & R:工具，但是您应该将这些文件添加到综合项目的时间黑盒中。

逻辑程序

以下步骤总结了综合设计的流程，如下图所示。

1.创建项目。

2.将源文件添加到项目中。

3.设置设计的种类和约束。

4.在“实施选项”对话框中设置实施选项。

5.如果在逻辑综合模式下运行Synplify Premier工具，则可以设置其他模式。有关更多信息，请参见设置综合策略。

6.单击运行运行逻辑合成。

7.使用日志文件、高密度脂蛋白分析示意图、消息窗口和监视器窗口等工具分析结果。

设计完成后，您可以使用输出文件运行布局，并通过供应商工具实现FPGA。

下图列出了该过程的主要步骤:

基于设计计划的逻辑综合

这个过程使您能够使用布局图来指导逻辑合成。为此，您需要带有“设计规划器”选项的Synplify Premier软件(有关使用此工具的详细信息，请参见“使用设计规划器布局”)。

下图显示了流程中使用的阶段和工具，以及一些主要的输入和输出。灰色交互式时序分析、物理分析和反向注释步骤是可选的。

使用设计计划运行逻辑综合

通过这种方式，您可以使用设计规划工具手动创建物理约束，将关键路径逻辑分配到芯片上的特定位置，以提高性能。您可以使用此设计计划文件来约束逻辑合成。

下图显示了基于设计计划的逻辑综合过程。

1.以逻辑综合的方式建立项目并编制设计。

2.分析计时结果。

–分析时间表。

–确定要分配给区域的组件。

3.启动设计规划工具()并执行:

–为关键路径创建区域，并将关键路径交互分配给芯片区域。

–为关键路径创建区域，并将关键路径交互分配给芯片区域。

–获取设计中每个RTL区块的估计大小。

–对于多个时钟，请将与每个时钟域相关联的关键逻辑(不符合设计要求)分配给一个唯一的区域，以避免资源争用。

–如果您的设计中有任何黑盒，请将其分配到一个区域。将此区域指定为IP块，以便Synplify Premier软件可以实例化网表文件中的黑盒。但是，您必须提供黑盒的内容，以便布局和布线工具能够成功运行。

–保存设计计划文件(dpf/p)并将其添加到项目中。

4.操作逻辑综合。

–确保项目包括物理约束文件(dpf/p)。

–将项目设置为在合成完成后自动运行布局和布线。或者，您可以在模式下运行p & p:R工具。

综合工具遵循楼层平面文件中的区域放置约束。它将您在平面图中定义的每个区域视为严格的层次结构，不会在此边界上进行优化。合成完成后，该工具将为目标技术生成一个结构化网表和一个Tcl脚本，其中包含用于正向注释的内容，例如区域分配。

，工具将启动P & R:工具，并使用正向注释约束来引导P & R:运行。

5.使用日志文件和分析工具分析Synplify Premier工具中的时间序列。

如果目标实现了，你可以继续P & R。如果没有，你应该重新评估时间表和地点。

分级项目管理流程

一些英特尔FPGA、萝卜iCE、Micsemi和Xilinx技术

随着设计规模和复杂程度的增加，业界采用团队设计和并行开发技术，确保设计按时完成。通常，设计被分成更小的子项目或块，不同的团队在不同的块上工作。

团队设计方法可以是最高优先级或区块优先级。现场可编程门阵列工具中的分层项目管理功能(HPM)促进了自上而下或面向团队的团队设计方法。

同步P，同步Premier

编制点和分层项目管理流程都是模块化和支持团队设计的方法，但侧重点略有不同。编译点流程是基于块的，但分层项目管理流程侧重于管理整个设计。分层项目管理可以使用编译点来实现分层设计。

•

分级项目管理

分层项目管理包括各种功能和方法，可以帮助您跨不同地理区域使用多个团队开发和自动管理单个FPGA项目。这些过程是为分布式设计开发和设计部分的并行开发而设计的。您可以在RTL级别创建分区，但不必对它们进行布局。分层项目管理流程是模块化的，编译点可用于其块级组件。分层项目管理包括一些功能，如支持分层项目管理和模块导入导出的GUI、自上而下、块优先和混合开发过程、自上而下和自下而上的综合过程(见分层项目管理中的列表)。与这些流相关的流)。

编译点

编译点基于合成前定义的RTL分区，实现基于块的流。编译点通常用于实现增量团队设计变更，以减少运行时间。它们也可以用来减少运行时间。根据您使用的工具，您可以有手动或自动编译点:

–手动编译点。

您可以手动定义这些编译点，并在逻辑合成过程中合成它们。此外，用户可以通过在单台计算机上的多个处理器上并行合成编译点来提高运行时间。

–自动编译点

如果您有多个许可证，您可以使用此模式来加快运行时间。该工具自动将设计划分为编译点，并在多个处理器上运行并行逻辑合成，以减少运行时间。最终的设计将被合并在一起。

过程原型

Synplify Premier和识别工具

原型过程提供了一个完整的FPGA设计和验证环境。您可以将此过程用于单个FPGA原型。使用认证产品的多FPGA设计中的分区和时序优化。

原型流程支持以下内容:

直接从源代码中检测和调试正在运行的FPGA。

使用HAPS原型板。

使用大量子板。

全速查看内饰设计。

支持门控时钟转换和设计软件。

在波形查看器中调试和显示结果

创建高密度脂蛋白源文件

本节介绍如何使用内置的文本编辑器创建源文件，但没有详细说明文件包含的内容。如果已经有了源文件，可以使用文本编辑器语法或编辑文件(请参见使用内置文本编辑器的高密度脂蛋白源文件和编辑高密度脂蛋白源文件)。源文件可以使用Velog或VHDL。这些文件分别有v(Velog)或vhd(VHDL)文件扩展名。

同步P，同步Premier

也可以在同一个设计中使用Velog和VHDL文件。

1.要创建新的源文件，请单击HDL文件图标()或执行以下操作:

–选择文件->;“新建”或按Ctrl-n。

–在新建对话框中，选择要创建的源文件类型，即Velog或VHDL。

如果您使用的是Velog 2001格式或Velog，请确保“Velog 2001或系统Velog”选项(“项目”->“实施选项”->“Velog”选项卡)。新项目的默认Velog文件格式是Velog。

–键入文件的名称和位置，然后单击确定。一个空白的编辑窗口打开，左边有一个行号。

对于源文件中包含Velog、Velog或VHDL构造的设计，可以使用上下文帮助编辑器。有关更多信息，请参见使用上下文帮助编辑器。

2.在窗口中键入源，或者剪切并粘贴它。

为了获得最佳的综合结果，请查看参考手册，以确保您有效地使用可用的高密度脂蛋白结构和供应商特定的种类和说明。

3.通过选择文件->或保存图标()来保存文件。

创建源文件后，您可以检查语法是否正确，如HDL源文件中所述。

高密度脂蛋白源文件

软件会自动编译HDL源文件，但如果你想合成之前的源代码，请使用以下程序。您可以在合成软件中执行两种操作:语法和合成。

1.选择所需的源文件。

–对于项目中的所有源文件，取消选择项目列表中的所有文件，并确保在活动窗口中没有打开任何文件。如果您有活动的源文件，软件只有活动文件。

–对于单个文件，请单击文件->:打开文件，或在Pject窗口中双击文件。如果您打开了多个文件，并且只想要一个文件，请将光标放在适当的文件窗口中，以确保它是活动窗口。

2.有关语法，请选择运行->;或者按Shift+F7查看语法。

该软件检测语法错误，如不正确的关键字和标点符号，并在单独的日志文件(语法. log)中报告所有错误。如果没有检测到错误，则在该文件的底部报告成功的语法。

3.要运行合成，请选择运行->；或者按Shift+F8。

软件检测与硬件相关的错误(例如，错误写入的触发器)，并在单独的日志文件(语法. log)中报告所有错误。如果没有错误，成功的语法将在该文件的底部报告。

4.出现提示时打开语法. log文件出错，使用“查找”查找错误信息(搜索@E)。双击5个字符的错误代码或单击消息文本，然后按F1显示在线错误消息帮助。

5.双击语法. log文件中的消息文本，查找导致错误的代码部分。文本编辑器窗口将打开相应的源文件，并突出显示导致错误的代码。

6.重复步骤4和5，直到所有语法和合成错误都被纠正。

消息可以分为错误、警告或注释。查看所有消息并解决所有错误。警告并不比错误更严重，但是即使你没有解决所有的问题，你也必须通读并理解它们。笔记仅供参考，无需解答。

使用编译器指令编辑器

同步总理

编译器指令编辑器是编译器指令的高级文本文件编辑器，它提供了一种方便的方法来指定要添加到源代码中的支持指令。在编译期间，该工具将所有活动的编译器指令文件传递给编译器。

要使用编译器指令编辑器:

1.使用文件->并选择编译器指令的文件类型。

2.指定新文件名，然后单击确定。

将为这个新的编译器指令(cdc)文件打开一个文本编辑器。

3.您可以按如下方式指定编译器指令:

–键入命令；键入三个字符后，弹出菜单将显示编译器指令列表。选择命令。

–将鼠标悬停在命令上时，将显示所选命令的工具提示。目前无法使用编译器伪指令值的自动命令完成功能。

4.您也可以使用显示命令列表的编译器指令浏览器来指定命令(编译器指令语法窗口当前不支持命令值)。单击编辑器窗口底部的隐藏语法帮助按钮，关闭语法帮助浏览器。

5.保存此文件时，如果在“新建”对话框中选择了“添加到项目”选项，cdc文件将被添加到编译器指令目录中的项目中。稍后，您可以双击cdc文件，在文本编辑器中打开它。

创建编译器指令文件的替代方法

或者，你可以

1.使用“新建约束文件”图标()选择要编辑的约束文件类型。将显示以下对话框。

2.点击

–编译器指令–打开编译器指令编辑器。

–约束文件(SCOPE)–打开FPGA SCOPE约束编辑器。

编译器指令语法

使用上下文帮助编辑器

或者在创建或打开设计文件时，请使用窗口底部显示的上下文帮助按钮，帮助您在源文件中使用Velog/Velog/VHDL构造或Tcl约束命令编码。

要使用上下文帮助编辑器:

1.单击上下文帮助按钮显示此文本编辑器。

2.当在窗口左侧选择一个结构时，将显示该结构的在线帮助描述。如果为选定的结构启用了此功能，则在线帮助主题将显示在窗口的顶部，结构的公共代码或命令模板将显示在底部。

3.还启用了“插入模板”按钮。单击“插入模板”按钮时，模板窗口中显示的代码或命令将被插入光标所在的文件中。这允许您轻松地插入代码或命令，并针对要合成的设计对其进行修改。

4.如果只想复制模板的一部分，请选择要插入的代码或命令，然后单击“复制”。您可以将其粘贴到文件中。

设置编辑窗口首选项

您可以自定义“文本编辑”窗口中使用的字体和颜色。

1.选择选项->；编辑器，选择Synopsys编辑器或外部编辑器。

2.根据打开的文件类型，您可以设置文本编辑器使用的背景、语法颜色和字体首选项。

注释:

此后，您为此文件设置的文本编辑首选项将应用于此文件类型的所有文件。

“文本编辑”窗口可用于在“编辑器选项”对话框中设置项目文件、源文件(Velog/VHDL)、归档文件、Tcl文件、约束文件或其他默认文件的首选项。

3.您可以为一些常见的语法选项设置语法颜色，例如关键字、字符串和注释。例如，在日志文件中，警告和错误可以用颜色编码，以便于识别。

单击语法着色字段中相应对象的前景或背景字段以显示调色板。

您可以选择基本颜色或定义自定义颜色，并将它们添加到自定义调色板中。要选择所需的颜色，请单击“确定”。

4.要设置文本编辑器的字体和字号，请使用下拉菜单。

5.选择保留制表符以启用制表符设置，并使用制表符大小的向上或向下箭头来设置制表符间距。

6.在编辑器选项表单上单击确定。